Công nghệ RISC-V
Trang chủ
>
Công nghệ RISC-V
>
RISC-V CPU IP
>
IP kiến trúc 32 bit RISC-V
>
R500A
R500A
IP kiến trúc 32 bit RISC-V
R500A:
R500A là một bộ vi xử lý 32 bit dựa trên kiến trúc RISC-V, được thiết kế dành riêng cho ứng dụng ô tô với tiêu chuẩn an toàn chức năng ASIL-B theo ISO-26262. kèo bóng đá trực tiếp hôm nay Sản phẩm này sở hữu hiệu năng cao và được tối ưu hóa để đáp ứng các yêu cầu khắt khe trong lĩnh vực xe hơi.

Hỗ trợ tập lệnh RV32GCBP, bao gồm các mở rộng chính thức như Zfh (số thực bán chính xác), Zicbom (thao tác bộ nhớ đệm), Zicond (thực thi điều kiện), Zicsr (đọc ghi CSR), Zifence (rào cản truy xuất lệnh), SmePMP (bảo vệ địa chỉ nâng cao), SPMP (bảo vệ địa chỉ chế độ giám sát), và SBA (truy cập hệ thống bus). ngoại hạng anh tối nay Những tính năng này giúp tăng cường khả năng linh hoạt và hiệu quả của CPU.

Cung cấp nhiều tính năng an toàn chức năng như PPMA (kiểm tra thuộc tính bộ nhớ có thể lập trình), Stack Monitor (giám sát ngăn xếp), ESWIN Sight (phân tích tín hiệu nội bộ), và N-Trace (theo dõi luồng lệnh), giúp đảm bảo hệ thống hoạt động ổn định và an toàn hơn.

Hỗ trợ cơ chế đồng bộ hóa bộ nhớ, cho phép các thiết bị bên ngoài truy cập trực tiếp vào DCache thông qua Front Port, phục vụ cho những trường hợp cần thiết về tính nhất quán của bộ nhớ.

Có nhiều cơ chế an toàn chức năng như kiểm tra chẵn lẻ của thanh ghi, bảo vệ giao diện tổng tuyến, bảo vệ giao diện SRAM và tách biệt các module không an toàn, nhằm đảm bảo hệ thống hoạt động an toàn và đáng tin cậy.

Có thể chạy các hệ điều hành thời gian thực như RTOS, μClinux và hỗ trợ đầy đủ Linux có khả năng SPMP, mang lại sự linh hoạt và tương thích cao trong các ứng dụng phức tạp.

Phù hợp với các thiết kế yêu cầu tốc độ xử lý ngắt cao, ví dụ như điều khiển công nghiệp, thiết bị y tế, điều khiển lưu trữ, Modem, 5G, truyền phát đa phương tiện, đặc biệt là trong lĩnh vực ECU/DCU ô tô và thiết kế IC theo tiêu chuẩn xe hơi. kèo bóng đá trực tiếp hôm nay
R500A
Đặc điểm
Đặc điểm Mô tả
Kiến trúc tập lệnh RISC-V 32 bit IMAC(B)(FDZfh)(P)_Zicsr_Zifencei_Zicbom_(Zicond)
Giai đoạn xử lý Đường ống phát hành song song cấp 6, có bộ dự đoán nhánh (Branch Predictor)
Chế độ Chế độ máy (Machine-mode), chế độ giám sát (Supervisor-mode), chế độ người dùng (User-mode)
An toàn Khu vực bảo vệ PMP có thể đạt tối đa 16, khu vực bảo vệ SPMP có thể đạt tối đa 16;
Hỗ trợ kiểm tra PPMA (thuộc tính bộ nhớ có thể lập trình)
Bộ nhớ tích hợp lệnh (ITIM) Kích thước từ 0-16MB, ECC tùy chọn
Bộ nhớ tích hợp dữ liệu (DTIM) Kích thước từ 0-16MB, ECC tùy chọn
Bộ đệm lệnh L1 (L1 I$) Kích thước có thể cấu hình từ 0-128KB, đường dẫn 2 cách kết hợp 32B, ECC tùy chọn
Bộ đệm dữ liệu L1 (L1 D$) Kích thước có thể cấu hình từ 0-128KB, đường dẫn 4 cách kết hợp 32B, ECC tùy chọn
Ngắt Hỗ trợ bộ điều khiển ngắt CLIC, hỗ trợ tối đa 1008 ngắt nhanh
Hỗ trợ ngắt không thể bị bỏ qua (NMI) có thể phục hồi
Đơn vị tính toán số thực (FPU) Hỗ trợ độ chính xác kép, độ chính xác đơn, và mở rộng số thực bán độ chính xác RISC-V Zfh
Đơn vị xử lý tín hiệu số (DSP) Hỗ trợ lệnh SIMD (đơn lệnh đa dữ liệu), hỗ trợ đầy đủ mở rộng RISC-V RV32P
Theo dõi gỡ lỗi Modul gỡ lỗi (Debug module) hỗ trợ JTAG/cJTAG và SBA (truy cập hệ thống bus), giúp dễ dàng kiểm tra và phân tích hệ thống.
Mô đun theo dõi (Trace module) hỗ trợ N-Trace của RISC-V
Giao diện tổng thể 1. Giao diện flash (Flash Port): Giao diện chủ AXI chỉ đọc 64 bit
2. Giao diện bộ nhớ (Memory Port): Giao diện chủ AXI 64 bit
3. Giao diện ngoại vi (Peripheral Port): Giao diện chủ AHB-Lite 32 bit
Giao diện trước (Front Port): Giao diện AXI 64-bit từ, dùng để truy cập ITIM, DTIM và DCache từ bên ngoài.
CoreMark(CoreMarks/MHz) 5.79
Dhrystone-Legla(DMIPS/MHz) 2.55

Hỗ trợ trước bán hàng

Dịch vụ hậu mãi

Quay lại đầu trang